Задумка хорошая и может сработать. Но в данной схеме Clock будет замораживаться не в первом положительном полутакте, а в первом отрицательном полутакте (при выдаче /MREQ). В этот момент Clock преждевременно перекинется на второй положительный полутакт, чтобы заморозиться в этом положении. Я думаю, процессору не понравится преждевременное переключение такта в процессе исполнения, поэтому выходную цепочку тоже надо дорабатывать на заморозку в нуле.
И по заголовку - порт #FE в Дельте не тормозится, потому что при A0=0 такт не останавливается. Тормозятся только порты #xxFD по A14=1 & A15=0.
Если кто-то будет пробовать спаять, то захват шины тут лишнее (никогда не применяется). Поэтому ЛА3 исключить, а ЛП8 с резистором заменить на ещё один элемент ЛЛ1, на втором входе которого сигнал с 6 ноги DD20.1. Этот элемент ЛЛ1 запрещает прохождение /MREQ от Z80 на плату Дельты.Добавлено (06.01.2026, 12:14)
---------------------------------------------
Изучение дешифрации принтера в Дельта-С 75.
- Пин DD72/18. Порт #0FFD, чтение байта 254 при Busy=1.
- Пин DD72/17, импульс 700ns. Порт #0FFD, запись байта принтера при Busy=0.
- Пин DD72/16, импульс 700ns. Порт #1FFD, запись строба принтера при Busy=0.
- Остальные 5 выходов DD72 выведены на системный разъём, но прошивкой DD72 не обрабатываются. Я проверил 2 из них (пины 15 и 13) во всём диапазоне адресов 0..65535, один цикл прогона занимает 2 часа.
